domingo, 18 de septiembre de 2011

Cache Read Wait States

Selecciona el numero de estados de espera para las señales de salida de datos de la cache. Cuando el valor es 0 WS, CROEA# y CROEB# están activos durante dos ciclos de reloj del procesador; cuando es 1 WS, CROEA# y CROEB# están activos durante tres ciclos de reloj. 

El número de ciclos de reloj que CROE# permanece activo puede ser mayor. El número se ajusta automáticamente durante los ciclos de escritura de la caché de segundo nivel a la memoria para sincronizarse con la controladora de memoria RAM.