Todos los procesadores poseen un bus principal o de sistema por el cual se envían y reciben todos los datos, instrucciones y direcciones desde los integrados del chipset o desde el resto de los dispositivos. Como puente de conexión entre el procesador y el resto del sistema, este bus define mucho del rendimiento del sistema, su velocidad se mide en bytes por segundo.
Este bus puede implementarse de distintas maneras, con el uso de buses seriales o paralelos y con distintos tipos de señales eléctricas. La forma más antigua es el bus paralelo en el cual se definen líneas especializadas en datos, direcciones y para control. En la arquitectura tradicional de Intel (usada hasta modelos recientes), ese bus se llama el FSB (Front Side Bus) y es de tipo paralelo con 64 líneas de datos, 32 de direcciones además de múltiples líneas de control que permiten la transmisión de datos entre el procesador y el resto del sistema. Este esquema se ha utilizado desde el primer procesador de la historia, con mejoras en la señalización que le permite funcionar con relojes de 333 Mhz haciendo 4 transferencias por ciclo (1333 MHz como frecuencia nominal).
En algunos procesadores de AMD y en el reciente Intel Core i7 (Nehalem) se han usado distintos tipos de buses pero más bien seriales como bus principal. Entre estos se encuentra el bus HyperTransport que maneja los datos en forma de paquetes usando una cantidad menor de líneas de comunicación, permitiendo frecuencias de funcionamiento más altas, para los micros de AMD. Estas tecnologías seriales surgen por la necesidad de resolver el cuello de botella que genera el sistema FSB para los micros modernos, pues éstos deben esperar uno o más ciclos de reloj hasta que los datos se traigan de la memoria, el FSB siempre fue criticado por AMD. HyperTransport en su versión más reciente 3.1 logra frecuencias de 3,2GHz, con un canal máximo de 32 bits logra tasas de transferencias en cada dirección de 25,6 GB/s.
Los microprocesadores de última generación de Intel y muchos de AMD poseen además un controlador de memoria DDR en el interior del encapsulado lo que hace necesario la implementación de buses de memoria del procesador hacia los módulos. Ese bus esta de acuerdo a los estándares DDR de JEDEC y consisten en líneas de bus paralelo, para datos, direcciones y control. Dependiendo de la cantidad de canales pueden existir de 1 a 3 buses de memoria.
La desventaja de estos modelos es que el rendimiento de la placa de video si se trata de una placa on-board dependerá en gran medida del controlador de video de la mother para acceder a la memoria principal, pues en este modelo debe pasar por el micro y competir con sus transferencias.
Además, puede observarse el diseño utilizado ya por AMD desde sus micros AMD64 donde algunos modelos no utilizan el par de chipset NB y SB. AMD implementa desde el AMD64 el HyperTransport como medio de comunicación entre el chipset NB, que simplemente actúa como un puente entre la placa de video y el micro y el puente sur.
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